Es ist schon "echt irre" - um es in der Sprache neuzeitlicher "Popper" auszudrücken -, was IBM da geleistet hat: Das Herzstück der CPU der 370er-Serie findet mit 5000 logischen Gattern beziehungsweise 45 000 Bauelementen neuerdings auf einem Chip Platz, einem Silizium-Schnipsel von ganzen sieben Millimetern Seitenlänge und lächerlichen 2,3 Watt Leistungsbedarf. Nicht für die Serienproduktion bestimmt, ist dieser neue Super-Chip einfach ein Prüfstein, zu welchen Leistungen IBMs hauseigenes Chip-Entwurfs-System - es arbeitet übrigens selber mit einer 370/168 - heute schon fähig ist. Und natürlich gibt es einen gewissen Vorgeschmack auf Entwicklungen, mit denen man in den nächsten Jahren auf dem Feld der Schaltkreis-Miniaturisierung wird rechnen müssen.

IBMs Liliput-Experimental-CPU entstand in den Labors der Data Systems Division in East Fishkill im US-Bundesstaat New York. Vom ersten Entwurf der "bipolaren Schaltung" bis zur funktionsfähigen Struktur vergingen nur neun Monate, wurde kürzlich auf einer Tagung bekanntgegeben, wobei notiert werden muß, daß die gesamten Logikfunktionen ausschließlich in Form von NAND-Gattern realisiert wurden, also ohne spezifische Makroschaltkreise.

Die NAND-Gatter sind auf 2,2 Nanosekunden Taktzeit ausgelegt und werden "mit Sicherheitsreserve" nämlich mit gemütlichen 4 Nanosekunden-Zyklen betrieben. Daraus resultieren ein Maschinen-Zyklus von 100 Nanosekunden und ein Durchsatz von 200 000 Befehlen pro Sekunde denn jeder Befehl des umfangreichen Befehlssatzes braucht im Schnitt etwa 50 Maschinen-Zyklen zur Ausführung.

Hier ist nicht der Ort, detaillierter auf die Feinheiten des CPU-Aufbaus einzugehen, beispielsweise auf die 54-Bit-Mikrocode-Worte aus einem separaten ROM (Nur-Lese-Speicher) die viel zur Flexibilität und Leistung des Konzepts beitragen, oder auch auf das "Trap-System" zum Bedienen einer Interrupt-Anforderung sogar während der Exekution eines - manchmal ja mehrere hundert Mikrobefehle langen - Makrobefehls. Mit diesem Trap-System lassen sich auch komplizierte interne Steuerungs- und Kontrollprobleme in den Griff bekommen.

Der jetzt vorgestellte 370er-Chip ist in erster Linie ein Triumph der automatischen Entwurfshilfen für komplexe Gate-Arrays, die IBM erstmals vor rund zehn Jahren beim Layout bipolarer Chips mit wenig mehr als 100 Schaltkreisen einsetzte und die seither immer weiter entwickelt wurden. Gegenüber dem letzten Stand stellt der Entwurf des neuen Chips jedoch nochmals glatt eine Vervierfachung der Schaltkreis-Zahl dar, die diese automatischen CAD-(Computer-Aided-Design-)Systeme bewältigen mußten:

1500 Gatter eines Mikro-Controllers galten bis dato schon als recht ordentliche CAD-Leistung, jetzt sind es eben knapp 5000.

Beim Erstellen eines derart komplexen Chips überlappen sich die einzelnen Entwurfsphasen weitgehend: Schon vor der Definition des Gate-Arrays begann man mit dem Entwurf und der Überprüfung der Logik, und die Untersuchung, ob die jeweiligen Konzepte überhaupt verdrahtbar seien, erfolgte gleichfalls mehr oder weniger parallel zu den anderen Arbeiten. Während das CAD-System noch an den Feinheiten des Entwurfs knobelte, wurden Testchips gebaut, die die grundlegenden Funktionen des Gate-Arrays zu erproben gestatteten; so mußten zuletzt nur noch die endgültigen Metallisierungen (die Verdrahtung) festgelegt, erstellt und mit den Gate-Array-Wafers kombiniert werden.

Die einzelnen Phasen dieser Arbeit verdienen es, genauer beschrieben zu werden, zumal sie alle - mit einer Ausnahme - automatisiert über die Bühne gingen.

Zunächst wurden die 5000 Gatter in 144 Gruppen gebündelt und diese

dann der Reihe nach verschiedenen Bereichen des Chips, sogenannten "Superzellen", zugeteilt, wobei die Gruppen um so enger benachbart plaziert wurden, je mehr Leitungen jeweils die eine mit der anderen verbanden. Anschließend wurde in einem stufenweisen Optimierungsprozeß dafür gesorgt, die Verdrahtung möglichst sinnvoll und gleichmäßig über alle vorhandenen (möglichen) Leiterbahnen zu verteilen und unnötige Strom-Umwege zu vermeiden. Zuletzt - die Details der einzelnen Zwischenstufen würden hier zu weit führen - mußten jedenfalls nur noch 68 von insgesamt 11000 Verbindungen manuell in das Gesamt-Layout eingefügt werden.

Die davorliegenden automatischen Design-Studien erforderten übrigens - für das Plazieren und Verdrahten der einzelnen Gatter - knapp fünf Stunden auf einer 370/168 sowie mehrere hundert Zylinder Platten-Kapazität.

Zur Kontrolle testeten die IBM-Designer den endgültigen Entwurf mit einem Programm zur automatischen Mustererkennung auf elementare Geometriefehler sowie auf logische und physikalische Fehler. Beim ersten Durchgang identifizierte dieses Programm bei 750 000 Einzel-Elementen nur fünf fehlerhafte Strukturen; der zweite Lauf zeigte bereits eine fehlerfreie Schaltung. Auch diese Prozedur erforderte vier Stunden Laufzeit einer 370/168 und beträchtliche Speicher-Kapazität.

Zum Nachtisch hier noch ein paar Detailangaben zum neuen Super-Chip: Bei insgesamt 45 000 Bauelementen entfallen auf den einzelnen Quadratmillimeter Siliziumfläche 110 Schaltkreise, wobei die Linienbreite typisch 2,5 Mikrometer beträgt. Das ganze Gate-Array besteht aus 96 Reihen und 92 Spalten Basis-Zellen, die unterschiedliche Funktionselemente aufnehmen könen. Von insgesamt 7640 "internen Zellen" werden nur knapp zwei Drittel von aktiven Bauelementen belegt, das restliche Drittel wurde als Platzreserve für die Verdrahtung genutzt.

Auf den sieben mal sieben Millimetern des Chips finden 800 vertikale und 604 horizontale Leiterbahnen Platz, die jeweils zu Kanälen von fünf, neun oder zehn Leitern zusammengefaßt sind. Den Kontakt zur Außenwelt vermitteln 200 Anschlüsse rund um den Chip.

Bei solchen Zahlen ahnt man doch förmlich: Nicht mehr lange, und der erste Großrechner wird im Format eines Taschenrechners verhökert - mit zehn Tagen Ruckgaberecht und Sonderrabatten für Schulklassen.

òEgon Schmidt ist freier Wissenschaftsjournalist in München