Big Blue nutzt die Power6-Architektur bereits in seinen System-i- und System-p-Maschinen. Auf die Mainframe-Umgebung angepasst werden die CPUs als z6-Prozessoren bezeichnet. Bei dem z6-Prozessor handelt es sich allerdings nicht um die Realisierung von IBMs "Project Eclipz", mit dem IBM seine Highend-Server auf eine Prozessorarchitektur zusammenführen will. Nach den Informationen, die der britische Brancheninformationsdienst "Computerwire" verbreitet, werden die auf die Großrechnersysteme angepassten Chips mit mehr Funktionen und einer höheren Rechenleistung aufwarten.
Der z6-Chip hat 991 Millionen Transistoren und 138 MB SRAM-Speicher. Die Platinenfläche (Die) beträgt 21,7 mal 20 Millimeter. IBM nutzt für diesen Prozessor die 65-Nanometer-Produktionstechnik.
Der z6-Prozessor wird IBMs erster nativer Quad-Core-Chip sein. Jeder der vier Rechenkerne wird über 3 MB Level-2-Cachespeicher verfügen. Wie auch bei früheren Mainframe-Prozessoren üblich werden auf dem z6-Prozessor Datenkompressions und Kryptografie-Funktionen implementiert sein. Die Chips werden ferner über die im Sommer 2007 in den Power6-Prozessoren erstmals präsentierte Dezimal-Fließkommaeinheit verfügen. So genannte Money-math-Funktionen werden hier nicht mittels eines Software-Overlays auf den herkömmlichen Integer-Einheiten bearbeitet, sondern native errechnet.
(Eine ausführliche technische Darstellung und Diskussion der neuen Architektur findet sich hier.)
Jeder der vier z6-Rechenkerne besitzt einen 64 KB großen Instruktionen- und einen 128 KB großen Daten-Level-1-Cache, eine Binär/Hexadezimal-Fließkommaeinheit sowie eine Dezimal-Fließkommaeinheit. Auf einem z6-Prozessor sind jeweils zwei Komprimierungs- und Kryptografie-Beschleuniger implementiert, die jeweils von einem Rechenkernpaar gemeinsam genutzt werden.
Im z6-Chip werden verschiedene Mainframe-Instruktionensätze implementiert sein, die so eine Rückwärtskompatibilität gewährleisten sollen. Hierbei handelt es sich um den 24-Bit-Instruktionensatz aus der System/360-Welt, den 31-Bit-Instruktionensatz der 370/XA-Umgebung sowie den 64-Bit-Modus der heutigen z-Architekturen. Die z6-CPU besitzt 894 Mainframe-Cisc-Instruktionen. 668 hiervon sind in Hardware gegossen. Der Prozessor unterstützt die PR/SM-Logikpartitionierung und z/VM-Instanzen.
Die Pipelines in den Rechenkernen der z6-CPU wurden nach den vorliegenden Informationen komplett überarbeitet. So sollen Taktraten von 4 GHz und mehr möglich werden. Außerdem hat IBM 50 neue Instruktionen auf dem Chip aufgebracht. Sie sollen helfen, kompilierte Mainframe-Applikationen schneller laufen zu lassen.
Das Elektronik-Design der Power-Prozessoren wird symmetrische Multiprozessor-Topologien ermöglichen. So können sehr große Prozessorkomplexe mit einer hohen Rechenleistung aufgebaut werden. Die CPU wird quasi verheiratet sein mit einem SMP-Hub-Chip. Dieser integriert einen 24 MB großen SRAM-Level-3-Cachespeicher und unterstützt eine Bandbreite von 48 GB/s.
Bislang hat IBM noch nicht bekannt gegeben, wieweit die z6-Server ausgebaut werden können. Allerdings gehen Experten davon aus, dass sich für das Mainframe-Betriebssystem z/OS eine Konfiguration mit mindestens 16 z6-Prozessoren und somit 64 Rechenkernen für Großrechner-Applikationen wie ein einziges System-Image darstellen lassen.
Die Rechenleistung der z6-Prozessoren dürfte erheblich höher sein als diejenige in den bisher benutzten z9-EC-CPUs. Allerdings sollen die angegebenen Taktraten nicht unbedingt ein Gradmesser für die zu erwartende Power der CPU sein. Der bislang zum Einsatz kommende Dual-Core-z9-EC-Chip schaffte bei einer Taktrate von 1,7 GHz pro Rechenkern 580 Mips. Das Großrechner-Modell 754, das mit 54 Prozessoren ausgestattet ist, bringt es auf eine Gesamtrechenleistung von 17.800 Mips. Bei einer Taktrate von 4 GHz und den optimierten Pipelines könnte, so Experten, mit den z6-CPUs eine um rund 50 Prozent verbesserte Rechenleistung pro Rechenkern zu erwarten sein.
Eine wesentliche Leistungssteigerung dürfte zudem mit dem kompletten Redesign des SMP-Hub-Prozessors einhergehen. Mit diesem lassen sich die Mainframes wesentlich besser zu großen Rechenkomplexen ausbauen, deren Rechenleistung auch effizienter genutzt wird. Außerdem unterstützt der neue SMP-Hub-Chip wesentlich mehr Hauptspeicher. Brancheninsider gehen davon aus, dass bei der SMP-Implementierung der bisherigen z9-EC-Großrechner rund 43 Prozent der Rechenleistung für Overhead verloren geht.
Würde sich dieser SMP-Overhead auf lediglich 35 Prozent reduzieren lassen, so könnte man einen Großrechnerkomplex verwirklichen, der eine Rechenleistung von rund 36.000 Mips besäße. Vor einer Dekade lieferte Big Blue noch einen G4-9672-Mainframe aus, dessen Prozessoren bei einer Taktrate von 300 MHz 63 Mips Rechenleistung boten. Ausgebaut auf ein Maximum von zehn Maschinen, lieferte solch ein Topend-System 447 Mips Rechenleistung.
IBM hat sich nicht dazu geäußert, wann Großrechner mit dem z6-Prozessor und den neuen SMP-Hub-Chips verfügbar sein werden. Allerdings erlebte Big Blue in der jüngeren Vergangenheit einen erheblichen Rückgang bei den Umsätzen mit Mainframes. Man kann also davon ausgehen, dass das Unternehmen alles daran setzen wird, die neuen Maschinen im Frühjahr 2008 vorzustellen und auf den Markt zu bringen. (jm)
