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Intels Roadmap für Xeon und Itanium

19.02.2004
Mike Fister, General Manager für Enterprise Systems Platforms, verriet auf dem IDF in San Francisco allerlei Details zur mittelfristigen Zukunft von Intels Server-Prozessoren.

MÜNCHEN (COMPUTERWOCHE) - Am zweiten Tag des Intel Developer Forum (IDF) in San Francisco betrat Mike Fister, General Manager der Enterprise Platforms Group, die Keynote-Bühne, um allerlei Details zur Planung des Halbleiterkonzerns für seine Server-Prozessoren in den kommenden zwei Jahren zu verkünden - laut "Computerwire" genug, um Intels Systempartner hungrig zu machen, ohne ihnen aber bereits die komplette Speisekarte zu zeigen.

Der kommende "Nocona"-Xeon-DP, Intels erster Chip mit den von AMD übernommenen 64-Bit-Erweiterungen, wird im zweiten Quartal dieses Jahres mit einer Taktfrequenz von 3,6 Gigahertz und 1 MB Level-3-Cache auf den Markt kommen. Dass der Chip 400 Megahertz schnellen DDR2-ECC-Speicher und einen 800 MHz schnellen Front-Side-Bus unterstützt, hatte Intel schon zuvor mitgeteilt. Als passende Chipsets bietet Intel den "Lindenhurst" für Dual-Prozessor-Server und dessen "Tumwater"-Variante für Highend-Workstations an. Hauptplatinen auf Basis dieser Unterstützungschips können bis zu 16 GB Arbeitsspeicher in Gestalt von vier 4-Gigabyte-DIMMs aufnehmen, die weniger Strom verbrauchen und Abwärme produzieren als Maschinen mit 1- oder 2-GB-Riegeln.

Mit Lindenhurst und Tumwater wird auch der Nocona-Nachfolger "Jayhawk" funktionieren. Dahinter verbirgt sich vermutlich ein Nocona mit mehr Cache und mehr aktivierten Features, die im Prozessorkern bereits latent vorhanden sind (so wie Hyperthreading bereits im früheren "Northwood"-P4 und 64-Bit im neuen "Prescott"-P4). Im Laufe des Jahres 2005 wird Intel dann weitere Chipsets bringen, die dann Jayhawk sowie dessen noch namenlosen Nachfolger in der Xeon-DP-Linie unterstützen werden.

Zum Thema Xeon MP hielt sich Intel beim aktuellen IDF eher bedeckt. Beobachter erwarten, dass der Hersteller in Kürze eine auf 3 GHz getaktete Version des "Gallatin"-Xeon-MP mit 4 MB On-Chip-L3-Cache herausbringt, der in bisherige Gallatin-Systeme passt. Der Gallatin-Nachfolger "Potomac" ist nicht vor Anfang 2005 zu erwarten. Passend dazu wird es einen verbesserten Lindenhurst-Chipsatz namens "Twin Castle" geben, der DDR2-Speicher, 64-Bit-Adressierung sowie einen 800 MHz schnellen FSB bietet.

Darauf folgt im zweiten Halbjahr 2005 eine unter dem Codenamen "Tulsa" entwickelte Dual-Core-Variante des Potomac. Unklar ist bislang, ob der Tulsa Hyperthreading und Chip-Multithreading unterstützen wird. Fister erklärte dazu in einem Interview lediglich, Intel halte sich alle Optionen offen und es könne in einige Fällen sinnvoll sein, zwei Cores und Hyperthreading auf einem Chip zu haben.

Alle künftigen Xeons werden Fister zufolge drei Betriebsmodi unterstützen (diese gleichen denen von AMDs "Opteron") - "Legacy" für 32-Bit-Anwendungen auf einem 32-Bit-Betriebssystem, "Compatibility" für 32-Bit-Anwendungen auf einem 64-Bit-Betriebssystem und schließlich native 64-Bit-Anwendungen auf einem 64-Bit-Betriebssystem. Auf die Feinheiten der 64-Bit-Extensions ging Fister in seiner Präsentation nicht ein. Er sagte aber, die neuen Xeons hätten 64-bittige Pointer und Register, 64-Bit-Integer-Berechnung mit doppelter Präzision, je acht neue SSE- und General-Purpose-Register und würden einen flachen virtuellen Adressraum unterstützen.

In Sachen "Itanium MP" erklärte Fister, die für das zweite Halbjahr 2004 avisierte verbesserte Ausführung des aktuellen "Madison"-Itanium-2 werde mit 1,7 GHz takten und mit 9 MB L3-Cache bestückt sein. Für durchschnittliche, nicht Cache-optimierte Workloads werde dieser Chip im Vergleich zum aktuellen Madison mit 1,5 GHz rund 15 Prozent Leistungszuwachs bringen.

Kaum ein Wort verlor der Intel-Manager über den für 2005 angekündigten Dual-Core-Itanium "Montecito", der in einem 90-Nanometer-Prozess gefertigt werden und mit üppigen 24 MB L3-Cache bestückt sein soll. Auf diesen wird der "Tukwila" folgen, den Intel zusammen mit von Compaq übernommenen Alpha-Ingenieuren entwirft. Dieser Chip dürfte im Jahr 2006 erscheinen und vermutlich vier Prozessorkerne aufweisen.

Bei diesem IDF ging es eher um die Xeon-DP-Chips. Der aktuelle Low-Voltage-Itanium-2 "Deerfield" für zwei Wege-Server mit Hauptstoßrichtung HPC (High-Performance Computing) taktet derzeit mit 1 oder 1,4 GHz und ist mit 1,5 MB L3-Cache bestückt. Später in diesem Jahr folgt ein neuer Chip namens "Fanwood", der sowohl in normalen DP- wie auch Low-Voltage-DP-Varianten erhältlich sein wird. Der Fanwood DP wird mit 1,6 GHz takten und über 3 MB L3-Cache verfügen, die Stromspar-Version taktet mit 1,2 GHz, greift aber gleichfalls auf 3 MB L3-Cache zu.

Wenn 2005 der Dual-Core-Montecito erscheint, wird es diesen ebenfalls in DP- und Low-Voltrage-DP-Ausführungen geben ("Millington"), gleiches gilt für den Tukwila mit vier Prozessorkernen, dessen DP/LV-DP-Ausführung den Codenamen "Dimona" trägt. Feeds und Speeds dieser CPUs verrät Intel noch nicht. Es wird aber auf absehbare Zeit drei verschiedene Itanium-Typen (MP, DP und Low Voltage DP) geben.

Den Montecito-Chips wird der neue Chipsatz "Bayshore" unter die Arme greifen. Dieser unterstützt unter anderem DDR2-Hauptspeicher, PCI-Express-Peripherieverbindungen sowie "schnellere" Front-Side-Busse. Der Montecito soll zudem ein neues Feature namens "Pellston Technology" (PT) aufweisen, das Daten zuverlässiger im Cache speichert, und überdies per "Foxton Technology" (FT) in einen Übertakt-Modus schalten können, so lange er von seiner Betriebstemperatur unter den vom Hersteller und Anwender vorgegebenen Grenzwerten arbeitet.

Der Montecito wird ferner ausgefeiltere Funktionen zur Energieverwaltung mitbringen. Prinzipiell drosselt der Hersteller hierbei die Spannung, wenn die CPU gerade wenig zu tun hat - das senkt Stromverbrauch und Abwärme, die beim Itanium für den Einsatz in Servern bislang zum Teil limitierende Faktoren darstellten.

Intel arbeitet außerdem auch im Server-Bereich an einer Variante der tags zuvor für Desktops vorgestellten "Vanderpool"-Technik, mithilfe derer sich ein Xeon-Prozessor in mehrere virtuelle Maschinen partitionieren lässt. Diese unter dem Codenamen "Silvervale" entwickelte Server-Variante wird sowohl in die Xeon- wie auch die Itanium-Produktlinien integriert und borgt sich laut Fister einige Konzepte von Vanderpool. Vor allem, so der Intel-Mann, biete sie aber hardwareseitig Support für Virtualisierungstechniken, wie sie etwa VMware, IBM, HP und andere für ihre Plattformen entwickelt hätten. Silivervale (ST) erscheint zum jetzigen Zeitpunkt noch nicht ausgereift und wird offenbar vor allem physikalische und logische Partitionierung ermöglichen. Dazu bedarf es laut Fister aber noch einiger Standardisierung seitens der verschiedenen Server-Hersteller, die sehr unterschiedliche Konzepte verfolgten. Wann ST marktreif sein könnte, vermochte Fister noch nicht zu sagen.

(tc)