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IBM verrät Details zum Power5-Chip

15.10.2003

MÜNCHEN (COMPUTERWOCHE) - IBM-Chefentwickler Balaram Sinharoy hat auf dem Microprocessor Forum (MPF) Details zur fünften Version des Power-Prozessors verraten. Wie das Vorgängermodell "Power4" enthält der Chip zwei Prozessor-Kerne. Sie teilen sich 1,92 Megabyte L2-Cache (Level 2). Damit bietet die CPU knapp 400 Kilobyte mehr L2-Speicher als der Vorläufer. Zudem lässt sich der Chip in einem Multithreading-Modus betreiben, so dass ein Vier-CPU-System simuliert wird. Dabei soll ein "On-Die"-Speicher-Controller für eine verbesserte Zuverlässigkeit sorgen. Er ermöglicht laut Hersteller auch die Anbindung von Speicher ohne Umweg über eine Northbridge. Der Power5 unterstützt bis zu 1024 Gigabyte RAM - doppelt so viel wie der Power4.

Neu ist außerdem die "Dynamic Power Management Technology". Sie soll dafür sorgen, dass die CPU bei gleichem Energieverbrauch 50 Prozent mehr Rechenschritte ausführt als der Power4-Chip. Geplant ist die Auslieferung in 95 x 95 Millimeter großen Multi-Chip-Modulen, die vier Power5-Prozessoren mit vier je 36 Megabyte bietenden Level-3-Cache-Modulen bündeln. 16 solcher Einheiten lassen sich zu 128 logischen Prozessoren verknüpfen.

Der im 130-Nanometer-Verfahren gefertigte Prozessor wird zurzeit in den IBM-Labors getestet und soll 2004 auf den Markt kommen. Die Taktrate liegt voraussichtlich bei 2,0 Gigahertz. Preise sind noch nicht bekannt. 2005 will IBM den Power5+ nachlegen, der in einer 90-Nanometer-Fertigung entstehen soll. Bereits für 2006 ist die Produktion des Power6 geplant, sagte IBM-Entwickler Sinharoy. (lex)