Den unterschiedlichen Zeitbedarf beim konventionellen und computerunterstützten Gate-Array-Entwurf ermittelte die Universität Erlangen-Nürnberg und präsentierte die Ergebnisse auf der Systems.
Die Entwicklung eines Vollkunden-IC, eines Standardzellen-IC oder eines Gate-Arrays stellen den Mikroelektroniker von morgen vor Anforderungen, die er nur mit neuen Entwurfswerkzeugen und Methoden bewältigen kann. Diese Ansicht vertraten die Erlanger Darüber hinaus
vervielfältigte eine leistungsfähige CAD-Software in der Hand des erfahrenen Schaltungsentwicklers seine Effizienz. Dies gelte nicht nur für den Entwurf hochintegrierter Schaltungen, sondern auch für das "Entflechten" von Leiterplatten und Hybridschaltungen.
Mit der Frage, was den Erstanwender von CAD erwartet, wenn er in diesen neuen Bereich vorstößt, beschäftigt sich der Lehrstuhl für Technische Elektronik (Prof. Dr.-Ing. D. Seitzer) an der Universität Erlangen-Nürnberg in Zusammenarbeit mit der Kontaktstelle für Forschungsund Technologietransfer (FTT). Unter Verwendung von CAD wurde ein Gate-Array entwickelt und realisiert. Um die Leistungsfähigkeit dieses Entwurfswerkzeugs besser beurteilen zu können, kam zusätzlich ein sogenannter Handentwurf ohne CAD zur Durchführung.
Ausgangspunkt war in beiden Fällen der gleiche Schaltplan einer digitalen Schaltung mit etwa 500 Gatteräquivalenten. In beiden Fällen arbeitete sich ein wissenschaftlicher Mitarbeiter (Dipl.-Ing. ohne einschlägige Vorkenntnisse) ein. Dabei ergab sich folgender Überblick:
1. Handentwurf
- Einarbeitung in das Gate-Array-Handbuch(1 Woche)
- integrationsgerechte Brettschaltung (3 Wochen)
- Layouterstellung und Überprüfung (5 Wochen)
2. Entwurf mit CAD
- Intensive Einarbeitung in das CAD-System (1 Woche)
- Schaltplananpassung an die Zellenbibliothek,
Listenerstellung für Bauelemente und Verbindungen,
Eingabe in das CAD-System (1 Woche)
- Erstellung von Testvektoren Logik-Simulation
Korrektur (1 Woche)
- Layouterstellung mit CAD-System (5 Minuten)
Durch die Computerunterstützung ist hier die Fehlerwahrscheinlichkeit minimal.
Mit dem Exponat der Universität Erlangen soll der wirtschaftliche Weg zur Entwicklung eines Gate-Array an einer CAD-Anlage und das Endergebnis, ein funktionsfähige Gate-Array in einer Testschaltung, demonstriert werden.
Informationen: Dr.-Ing. Heinz Gerhäuser, Kontaktstelle für Forschungs- und Technologietransfer, Universität Erlangen-Nürnberg, Cauerstraße 9, 8520 Erlangen, Tel.: 09131/857197.