SAN JOSE (pi) - Die Cadence Design Systems Inc. stellt mit "Smartpath" ein Tool zur Optimierung von Datenpfaddesigns auf Chips vor. Mit Hilfe des Produkts sollen sich Umfang und Verdrahtungslaengen von Datenpfadelementen gegenueber Standardzellen und Gate-Array-Loesungen um bis zu 50 Prozent reduzieren und sich die Designphase selbst erheblich verkuerzen lassen. Datenpfade sind laut der Kirch-heimer Cadence-Niederlassung die Schluesselelemente bei der Erstellung von Mikroprozessoren, Mikro-Controllern und digitalen Signalprozes-sen, die Zuwachsraten von 15, 25 und 35 Prozent im Bereich integrier-ter Schaltungen verzeichneten. Auf dem Gebiet der logischen Simula-tionstechnologie hat Cadence mit Hewlett-Packard einen Kooperations-vertrag geschlossen. Ingenieurteams beider Firmen arbeiten insbeson-dere daran, die Cadence-Architektur "Inca" fuer die PA-RISC-Techno-logie zu optimieren.