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Intel zeigt 65-Nanometer-Speicher

25.11.2003

MÜNCHEN (COMPUTERWOCHE) - Intel hat erste funktionstüchtige SRAM-Bausteine (Static Random Access Memory) vorgestellt, die im 65-Nanometer-Verfahren hergestellt wurden. Der Fertigungsprozess kommt laut Intel wie geplant ab 2005 auf 300 Millimeter-Wafern in der Massenproduktion zum Einsatz.

Der 65-Nanometer-Fertigungsprozess (ein Nanometer ist der milliardste Teil eines Meters) wird laut Intel durch eine Kombination leistungsfähiger Transistoren mit geringer Verlustleistung, "Strained-Silicon"-Technologie und schneller Verbindungen auf Basis von Kupfer und einem "Low-k" Dielektrikum möglich. Die Gate-Länge der im neuen Verfahren eingesetzten Transistoren beträgt 35 Nanometer. Im Vergleich dazu messen die mit dem Pentium-4-Prozessor verwendeten Halbleiter 50 Nanometer.

Strained Silicon ermöglicht laut Intel einen effizienteren Stromfluss, wobei die Fertigungskosten nur zwei Prozent über denen herkömmlicher Technologien liegen sollen. In der 65-Nanometer-Fertigung setzt der Hersteller die zweite Generation dieser Technik ein. Die Kombination aus Kupfer und einem Low-k Dielektrikum soll für höhere Signalgeschwindigkeiten und einen geringeren Stromverbrauch führen. Der neue Produktionsprozess integriert acht Schichten des Werkstoffs.

Ein SRAM-Baustein mit einer Kapazität von vier Megabit ist 0,57 Quadratmikrometer groß. Sie sollen den Cache-Speicher künftiger Prozessoren vergrößern und dadurch für Leistungssteigerungen sorgen. Jede SRAM-Zelle besteht aus sechs Transistoren. Zehn Millionen dieser Transistoren finden laut Intel auf einem Quadratmillimeter Platz und passen somit auf die Spitze eines Kugelschreibers.

Den Fertigungsprozess hat Intel in der 300-Millimeter-Fabrik "D1D" in Hillsboro im US-Bundesstaat Oregon entwickelt. Der größte Reinraum dort entspricht mit 16.500 Quadratmetern in etwa der Fläche zweier Fußballfelder. (lex)