IBM und AMD pflegen seit Jahren eine Kooperation zur Entwicklung neuer Mikroprozessoren. Beide haben nun auf dem International Electron Devices Meeting (IEDM) in Washington, D. C., zwei neue Verfahren vorgestellt, die die Stromaufnahme künftiger Chips um etwa 40 Prozent senken sollen. Dazu wurde am IBM-Standort East Fishkill ein Herstellungsverfahren für Leiterbahnen mit 65 Nanometer Breite entwickelt.

Die neue Technik nutzt Transistoren, die durch chemische Prozesse entweder ausgedehnt oder verkleinert werden. Diese Verfahren führen zu einem Material, das sich "verformtes Silizium" (strained silicon) nennt und das die Bewegung der Elektronen beschleunigt. Die Forscher machen sich dabei die Tatsache zunutze, dass positiv geladene Elektronen schneller fließen, wenn sie enger aufeinander sitzen. Negative geladene Teilchen profitieren davon, wenn sie mehr Platz haben.

Die Abstandsveränderungen erreichen die Wissenschaftler dadurch, dass sie einen dünnen Film von Siliziumnitrat über einen negativen Transistor legen, dessen Atome sich auseinander bewegen. Nach Entfernen der Schicht "merken" sich die Atome ihre Position und halten sie. Dieses Verfahren nennt sich deshalb "stress memorization technology". Die positiven Transistoren erhalten einen Silizium-Germanium-Überzug nahe am Transistorausgang, was den Durchfluss verengt und die Elektronen näher zusammenrückt.

Danach werden die Chips den schon bekannten Verfahren "Dual-Stress Liners " (DSL) und "Silicon-On-Insulator" (SOI) unterzogen. Alle vier Verfahren sollen den 65-Nanometer-Chips einen 20-prozentigen Leistungsschub verpassen und die Stromaufnahme um 40 Prozent senken. AMD will das neue Herstellverfahren zunächst an 90-Nanometer-Prozessoren in der Dresdner Fabrik Fab 30 ausprobieren. In der zweiten Hälfte 2006 soll in der Fab 36 ebenfalls in Dresden die Produktion von 65-Nanometer-Chips anlaufen. (kk)