FRANKFURT (pi) - Mit einem Softwarepaket für CAE-Applikationen, das auf dem IBM PC/AT laufen soll, kann Case Technology jetzt aufwarten. Das weitere Produktspektrum beinhaltet unter anderem diverse Analyseprogramme für das gleiche Rechnersystem.
Bei der Entwicklung dieses Pakets wurde nach Angaben des Anbieters Wert auf eine offene Architektur gelegt, die es ermöglichen soll, die CAE-Entwicklung mit Hilfe verschiedener Schnittstellen auf jedes andere CAE-Entwicklungs-Paket zu übertragen. Somit sei die Portierbarkeit zu Systemen von Mentor, Calay, Redac, HP, Tektronix und anderen Geräten gewährleistet. Die gesamte Software umfaßt im einzelnen ein sogenanntes Schematic-Design-Tool, ein PCB-Layout-Tool, einen Hardware-Compiler, einen Timing-Verifier, einen Design-Rule-Cheeker sowie einen Auto-Router und einen Post-Prozessor zur Erstellung eines plotfähigen Layoutstel, Motorola, AMD, etc.) sowie Analogbauteile wie Transistoren, Dioden, Widerstände und Kondensatoren.
Der Schematic-Design-Editor besitzt unter anderem eine als Auto-Drawing-Feature bezeichnete Funktion, die verschiedene Anschlüsse nach einem sogenannten Closest-Point-Prinzip verbindet. Eine weitere Einrichtung namens Realtime-Component-Rotation erlaubt eine Objektdrehung in insgesamt acht verschiedenen Positionen, vier Spiegelfunktionen eingeschlossen. Mit einem vom Anwender definierbaren Properties-Feature kömlen Eigenschaften lokal oder global geändert werden. Durch die Einbindung eines sogenannten Design-Checkings kann der User schließlich während eines
Hardware-Compiler-Laufes detaillierte Fehlermeldungen erzeugen und ausgeben. Dieser Hardware-Compiler erzeugt alle notwendigen Signal- lmd Partslisten im ASCII-Format uns wird vom PCB-Layout genutzt.
Der Hardcopy-Postprozessor beinhaltet eine größere Zahl verschiedener Drucker und Plotter, die im Format 1: 1, 2:1 und 4:1 eingestellt werden können, teilt Case mit. Zur Simulation können verschiedene Programme benutzt werden, es existieren darüber hinaus Interfaces für Spice, Silos oder Cadat. Der im Paket integrierte Timing-Verifier untersucht das Worst-Case-Zeitverhalten von Teilschaltungen oder optional auch der gesamten Schaltung, beobachtet Setup-, Hold- und Delay-Zeiten.
Das PCB-Layout-System besitzt einen Automatic-Packager, der die Netzwerkliste aus dem Schematic-Design benutzt und die Bauteile entsprechend plaziert. Eine als Integrated-Design-Rule-Checking bezeichnete Einheit achtet auf sich kreuzende Leiterbahnen und richtig verbundene Pins und ein Interactive-Pin und Gate-Swapping ermöglicht das Vertauschen verschiedener Bauteile auf der Platine.
Bei der Erstellung des Layouts vor genommene Änderungen sollen letztlich automatisch in das Schematic-Design übernommen und dort entsprechend korrigiert werden können. Der Anwender soll laut Case sowohl digitale als auch analoge Layouts erstellen können und es bestehe die Möglichkeit der Surface Mount Technology und einiger Features mehr.
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